Logic Synthesis and SOC Prototyping
RTL Design using VHDL
Vaibbhav Taraate
PDF
ca. 90,94 €
Amazon
iTunes
Thalia.de
Weltbild.de
Hugendubel
Bücher.de
ebook.de
kobo
Osiander
Google Books
Barnes&Noble
bol.com
Legimi
yourbook.shop
Kulturkaufhaus
ebooks-center.de
* Affiliatelinks/Werbelinks
* Affiliatelinks/Werbelinks
Hinweis: Affiliatelinks/Werbelinks
Links auf reinlesen.de sind sogenannte Affiliate-Links. Wenn du auf so einen Affiliate-Link klickst und über diesen Link einkaufst, bekommt reinlesen.de von dem betreffenden Online-Shop oder Anbieter eine Provision. Für dich verändert sich der Preis nicht.
Links auf reinlesen.de sind sogenannte Affiliate-Links. Wenn du auf so einen Affiliate-Link klickst und über diesen Link einkaufst, bekommt reinlesen.de von dem betreffenden Online-Shop oder Anbieter eine Provision. Für dich verändert sich der Preis nicht.
Naturwissenschaften, Medizin, Informatik, Technik / Elektronik, Elektrotechnik, Nachrichtentechnik
Beschreibung
This book describes RTL design, synthesis, and timing closure strategies for SOC blocks. It covers high-level RTL design scenarios and challenges for SOC design. The book gives practical information on the issues in SOC and ASIC prototyping using modern high-density FPGAs. The book covers SOC performance improvement techniques, testing, and system-level verification. The book also describes the modern Xilinx FPGA architecture and their use in SOC prototyping. The book covers the Synopsys DC, PT commands, and use of them to constraint and to optimize SOC design. The contents of this book will be of use to students, professionals, and hobbyists alike.
Weitere Titel von diesem Autor
Weitere Titel in dieser Kategorie
Kundenbewertungen
Schlagwörter
ASIC Prototyping, Embedded Systems, FPGA, STA, Synthesis, SOC, VHDL